处理高速差分信号使用交流耦合的问题解决

　　，也会使用直流耦合， 比如PCI Express我们正真看到的是交流耦合， 早期光模块和之间的LVPECL则更多地使用直流耦合， 这篇文章我们不打算讨论啥状况下使用交流耦合，啥状况下使用直流耦合，我们要讨论的是使用交流耦合时要解决的问题。

　　很简单的一个问题，交流耦合的电容要选择多大？我们最常见的有0.1uF和0.01uF,可是我们有想过为什么吗？为啥不选更大或者更小的？今天我们试图来用最简单的方式来解释，我们先使用频域的方式。

　　以PCIE为例，我们大家都知道PCIE内含8b/10b编码，并且我们大家都知道它的所谓2.5Gbps(PCIE1.0)，5Gbps（PCIE2.0），8Gbps（PCIE3.0）速率指的包含了8b/10b后的速率，也就波特率，这一点和以太网不一样，千兆以太网的SGMII接口速率其实1.25Gbps，去除8b/10b后比特率是1000M，所以这里的千兆指的payload速率，而且PCIE的速率指的是加上开销以后的速率。

　　题外线的平衡，使得信号不可能会出现很长0和很长的1，防止接收端的CDR失锁，也就是去除了信号的低频部分，使得信号的频谱保持在某个频率以上。如图所示经过8b/10b编码后信号的频谱在低频段衰减了8dB

　　那么我们怎么去除为什么我们要去除低频，保留高频呢？这还得从AC耦合的结构原理说起：

　　我们看到耦合电容和传输线的特征阻抗组成了一个高通滤波器，如下面的图所示我们应该确保此Highpassfilter的截止频率（绿色线b后的频谱的最低点（红色线），因为只有这样才可以确保信号的能量完整的通过。

　　3.PCIE信号经过8b/10b后的信号频谱也是已知的，用频谱仪测一下或者简单用速率（比如PCIE2.0的5Gbps）除以4简单估算一下， 因为8b/10b最长0或者1只有4位了；

　　而加了8b/10b以后，CDR和恢复和信号直流漂移问题解决，下面这张图我们再来看，所谓的“constantaveragevalue”已经趋于水平而不会上下摇摆。

　　我们继续阐述8b/10b在时域的作用，信号经过了accoupling电容之后，相当于经过了一个高通的滤波器，会产生的问题如下，高频跳变的能量可以顺利通过， 而低频的长0和长1则不能通过， 频率低的信号发生了畸变，而经过了8b/10b后，信号的低频部分被消除，也不会有畸变的事情发生了。

　　那么是不是就说加了8b/10b后，使用accoupling就什么样的问题都没有了呢？ 否， 我们应该仔细考虑计算我们的accoupling电容的大小。我们先来看看经过highpass后时域信号发生的变化：

　　我们看到仍然有部分低频部分被去除，这可能是由于电容选择不合理，我们先来看看电容取值如果太小会怎么样？

　　电容如果取值太小，高速信号在充放电的时候，很显然容易饱和，我们大家都知道电容一旦饱和，阻抗就会变得很大，抵抗外面的高速信号的变化，为什么小电容容易饱和呢？我们想象一下，电容的正负极板其实是随着信号跳变也在不停地做充放电，这样极板两边的极性才会随着信号的高低而变化，如果是小电容再加上长0长1的低频部分到来，一下就充满了。一旦充满，最后导致信号的有效低频部分被去除，如下如所示，连续三个1就会导致电容饱和，我们仔细看一下变化的步骤：

　　分压最大；3)随着电容充电，电容的阻抗在变大，如果饱和了，阻抗就变得无穷大，阻碍外部的交流变化，而且电阻上的分压变得很小，导致直流漂移；

　　我们能够正常的看到直流电平缓慢下降的直流漂移会带来什么，会带来抖动，这种特殊的抖动叫PDJ。

　　我们看到当出现1110的数据时，就会在1到0转变的边沿偏离，产生抖动，产生的原因很简单，就是因为直流电平的起点低了，导致下降沿比正常的周期跳变信号提前了， 这种抖动是我们不喜欢的，一方面信号变形，另外一方面CDR需要跟踪并且修复这种抖动，是的眼图质量裂化，误码率升高。

　　那么电容选太大会怎么样？当然很容易想明白，不能选太大的电容，因为大电容含有ESL/ESR，也会对信号有衰减。

　　所以从时域和频域的两个角度，我们大家都知道高速信号的accoupling的电容选择需要仔细计算和考量， 不能随意。